Začínáme s programováním VHDL: Navrhněte svůj vlastní hardware

Zveřejnění: Vaše podpora pomáhá udržovat provoz webu! Za některé služby, které na této stránce doporučujeme, dostáváme poplatek za doporučení.


VHDL je jazyk pro popis hardwaru (HDL). HDL vypadá trochu jako programovací jazyk, ale má jiný účel. HDL se používá spíše k definování počítačového čipu než k návrhu softwaru. VHDL lze použít k popisu jakéhokoli typu obvodů a často se používá při návrhu, simulaci a testování procesorů, procesorů, základních desek, FPGA, ASIC a mnoha dalších typů digitálních obvodů.

Historie VHDL

Jméno VHDL je vnořená zkratka. Je to zkratka pro VHSIC Hardware Description Language. VHSIC je zkratka pro velmi vysokorychlostní integrovaný obvod. Kromě popisu rychlého procesoru to bylo jméno programu vlády USA v 80. letech, jehož posláním byl výzkum a vývoj v oblasti integrovaných obvodů s velmi vysokou rychlostí (rychlé počítačové čipy)..

Spolu s významnými pokroky ve vědě o materiálech, algoritmech, designu čipů, litografii a desítkách dalších souvisejících oborů vyvinula VHSIC VHDL.

První oficiální standard jazyka pochází z IEEE v roce 1987 a je znám jako IEEE 1076. Od té doby existovalo několik vydání, nejnovější přichází v roce 2008. Kromě „základního“ jazyka uvedeného v 1076 existují i počet rozšíření kodifikovaných v jiných specifikacích:

  • IEEE 1076.1 VHDL analogový a smíšený signál (VHDL-AMS)
  • IEEE 1076.1.1 VHDL-AMS Standardní balíčky (stdpkgs)
  • Matematický balíček IEEE 1076.2 VHDL
  • IEEE 1076.3 VHDL Synthesis Package (vhdlsynth)
  • IEEE 1076.3 VHDL Synthesis Package – Floating Point (fphdl)
  • IEEE 1076.4 Načasování (iniciativa VHDL směrem ke knihovnám ASIC: zásadní)
  • Interoperabilita syntézy IEEE 1076.6 VHDL
  • Balíky IEV 1164 VHDL Multivalue Logic (std_logic_1164)

Návrh a syntaxe VHDL

VHDL byl založen na Adě a půjčil si od něj značně syntaxi i koncepty. To bylo poté doplněno hardwarově specifickými koncepty, jako je logika s více hodnotami, fyzický paralelismus a rozšířená sada booleovských operátorů. VHDL může také indexovat pole ve vzestupném i sestupném pořadí, zatímco Ada (a většina ostatních programovacích jazyků) indexuje pouze ve vzestupném pořadí.

Většina programovacích jazyků je ve své podstatě procedurální – počítač provádí jeden příkaz za druhým postupně. VHDL je jiná. Je to hardwarový jazyk, který popisuje (skutečnou nebo simulovanou) fyzickou strukturu. Tato struktura se skládá z velkého počtu modulů a každý modul působí současně s každým jiným modulem.

V každém modulu je tedy procedurální tok instrukcí, který vypadá jako malý, samostatný softwarový program – s proměnnými, regulačními toky, podmínkami, smyčkami. Každý modul má jeden nebo více vstupů spolu s jedním nebo více výstupy. Vstupy jsou specifikovány ve struktuře nazývané entita a samostatná logika je definována v architektuře.

Zvažte myšlenku „AND brány“, kde máme dva vstupy a jeden výstup. Pokud jsou oba vstupy „on“ (true, 1), pak je výstup „on“; jinak je výstup „vypnutý“. Takže pomocí VHDL bychom definovali dva vstupy a jeden výstup. Akceptované hodnoty těchto vstupů a výstupů by byly definovány v modulu std_logic, který je importován jako knihovna v běžném programovacím jazyce. Architektura by pak definovala vnitřní fungování naší „AND brány“ tak, aby fungovala tak, jak jsme právě diskutovali.

Modul std_logic je zajímavý typ hardwaru. Je podobná hodnotě BOOLEAN přítomné v programovacích jazycích (jeden bit: true nebo false), ale může mít rozsah hodnot, protože představuje skutečný elektrický impuls ve fyzickém systému:

  • U: neinicializovaná. Tento signál ještě nebyl nastaven.
  • X: neznámé. Nelze určit tuto hodnotu / výsledek.
  • 0: logika 0
  • 1: logika 1
  • Z: vysoká impedance
  • W: Slabý signál, nelze zjistit, zda má být 0 nebo 1.
  • L: Slabý signál, který by měl pravděpodobně jít na 0
  • H: Slabý signál, který by měl pravděpodobně jít na 1
  • -: To je jedno.

To je miniaturní způsob, jak je postaven plný design VHDL. Docela jednoduché logicky oddělené moduly I / O aktivity jsou sestaveny a vzájemně propojeny, aby vytvořily výpočetní stroje schopné provádět různé typy úkolů. Návrh VHDL by mohl popisovat plně funkční počítač pro všeobecné použití nebo by mohl zakódovat jediný algoritmus, jako je důkaz o práci s hrubou silou, použitý pro těžbu bitcoinů.

Je důležité si uvědomit, že návrh VHDL není program – není spuštěn ani proveden. Stejně jako plán definuje architekturu. Jakmile je návrh dokončen, je obvykle simulován pro testování v testovacím softwaru a poté syntetizován, což znamená, že je přeložen do fyzického návrhu, který lze implementovat na skutečný čip nebo desku s obvody.

Zdroje pro učení VHDL

Existuje mnoho zdrojů pro učení VHDL. Sestavili jsme některé z nejlepších.

Online zdroje

  • VHDL Primer: kurz o VHDL z University of Pennsylvania.
  • VHDL na Wikipedii: Pokrytí VHDL na Wikipedii je překvapivé do hloubky a přehledné a poskytuje skvělý úvod do jazyka jako celku.
  • VHDL Cookbook: bezplatná online kniha, délka a formát učebnice vysokoškolského kurzu.
  • Výukový program VHDL: Naučte se příkladem: tento uctivý výukový program není nic hezkého na pohled, ale informace jsou skvělé a velmi dobře organizované.
  • VHDL Language Guide: Jedná se o PDF, který pokrývá jazyk v nesmírných detailech (400 stran) s odkazy v dokumentu pro velmi snadnou navigaci. To je skvělý odkaz.
  • Průvodce návrháře k VHDL: kolekce zdrojů, výukových programů a odkazů. Zahrnuje videa a online certifikační kurz.
  • Struktura programovatelné logiky / VHDL
  • VHDL Základy – online kurz
  • Příručka VHDL
  • Průvodce startéry VHDL

Knihy

Všechny tyto knihy se zaměřují na VHDL:

  • Příručka projektanta k VHDL, třetí vydání
  • Návrh a simulace obvodů s VHDL
  • Vhdl podle příkladu
  • VHDL: Základy programování
  • VHDL pro inženýry
  • VHDL podle příkladu: Základy digitálního designu
  • Návrh obvodu s VHDL
  • Digitální design pomocí VHDL: Systémový přístup

VHDL & Knihy Verilogu

Hlavní „konkurencí“ VHDL je Verilog. Oba jazyky se používají pro návrh hardwaru, takže existuje celá řada knih, které se zaměřují na základní koncepční a inženýrské koncepce a používají VHDL i Verilog.

  • Digitální design s designem RTL, VHDL a Verilog
  • Hdl Chip Design: Praktický průvodce pro navrhování, syntézu & Simulace Asics & Fpgas pomocí Vhdl nebo Verilog
  • Navrhněte recepty pro FPGA, druhé vydání: Použití Verilog a VHDL
  • Základy programování HDL: VHDL a Verilog

Další důležité odkazy VHDL

Implementace a simulátory

  • Zdarma / otevřený zdroj
    • GHDL
    • NVC
    • Projekt HDL zdarma
  • Obchodní / vlastnické
    • VHDL Simili
    • Aktivní HDL
    • Inkluzivní podnikový simulátor
    • ModelSim

Nástroje

  • EDA Utils: velká sbírka nástrojů pro práci s VHDL, Verilogem a dalšími HDL.
  • EDA Playground: online karanténa pro testování návrhů VHDL.
  • Balíčky editorů
    • Emacs VHDL Mode
    • VHDL plugin pro vim
    • Balíček VHDL pro úžasný text
    • VHDL pro Atom
    • VHDL pro Poznámkový blok++

Také byste měli vědět …

VHDL je jedním ze dvou hlavních jazyků popisu hardwaru. Druhý je Verilog. Většina návrhářů hardwaru je obeznámena s jazyky operačních systémů nízké úrovně, jako je například Cand C++.

Jeffrey Wilson Administrator
Sorry! The Author has not filled his profile.
follow me
    Like this post? Please share to your friends:
    Adblock
    detector
    map