Verilog ilə dövrə hazırlamağa başlayın

Açıqlama: Dəstəyiniz saytın işini davam etdirməyə kömək edir! Bu səhifədə tövsiyə etdiyimiz bəzi xidmətlər üçün bir müraciət haqqı qazanırıq.


Verilog bir hardware təsviri dilidir (HDL). Bu bir proqramlaşdırma dilinə bənzəyir, amma eyni deyil. Proqram təminatını yaratmaq üçün bir proqramlaşdırma dili istifadə edildiyi halda, rəqəmsal məntiq sxemlərinin davranışlarını təsvir etmək üçün bir hardware təsviri dili istifadə olunur. Yəni HDL kompüter fişlərinin dizaynında istifadə olunur: prosessorlar, CPU-lar, anakartlar və oxşar rəqəmsal dövrə.

Verilog tarixi

Verilog ilk müasir HDL-lərdən biri idi. 1960-cı illərə qayıdan bir neçə əvvəl HDL var idi, lakin nisbətən məhdud idi. Verilog-a qədər (və onun yaxın rəqibi VHDL), dövrə dizaynının əksəriyyəti rəsmi Tətbiq Təsviri Dilində göstərilən davranışı hazırlanmış elektron lövhə planlarına tərcümə edərək ilk növbədə əl ilə aparılmışdır..

Verilog, 1980-ci illərin əvvəllərində, cihazı simulyasiya etmək üçün mülkiyyətçi (qapalı mənbəli) dil kimi başlamışdır – qismən aparat yoxlaması işləri aparmaq üçün. (Adı “doğrulama” və “məntiq” sözlərinin birləşməsidir.) Dizaynda digər HDL-lərdən (əsasən HiLo) və həmçinin proqramlaşdırma dillərindən (əsasən C) fikirlər yer almışdır. İnsanlar bu dildən istifadə etməyə başladıqdan sonra, bunun yeni qurğuların dizaynında istifadə oluna biləcəyi aydın oldu. Bu HDL modulunun məntiqini fiziki dizayna çevirə biləcək bir dizayn sintezi vasitələrinin dizaynını tələb edir.

1990-cı ildə Verilog (Cadence) sahibi olan şirkət bu dildə mənbəyi açmağa qərar verdi. Hüquqları Açıq Verilog İnternational adlı yeni bir qeyri-kommersiya təşkilatına verdilər (sonradan Accellera yaratmaq üçün VHDL üçün ekvivalent bir təşkilatla birləşdi). Təchizat satıcıları tez bir zamanda yüzlərlə uyğunsuz versiyaları yaradaraq Verilog-u öz məqsədləri üçün dəyişdirməyə və uzatmağa başladılar. OVI, IEEE-dən 1995-ci ildə etdiyi dili standartlaşdırmağı xahiş etdi. IEEE Verilog dili üçün nüfuzlu standartlar orqanı olaraq qalır və Accellera dil inkişafının əsas sürücüsüdür.

Verilog, son üç onillikdə çox dəyişdi. Standartlaşdırmadan əvvəl, Cadence’in hər yeni versiyası çox sayda yeni xüsusiyyət təqdim etdi. Standart IEEE tərəfindən qəbul edildiyi üçün, üç dil spesifikasiyası var – ən son 2005-ci ildə.

Verilog ailəsi

Verilog dilindən əlavə Verilog ailəsinin iki əsas üzvü var.

  • SystemVerilogis, tam bir cihaz doğrulama dilini əlavə edən Verilogun bir üstünlüyü.
  • Verilog-AMS, analoq və qarışıq siqnal sistemlərini təsvir etmək üçün xüsusiyyətlər əlavə edən Verilogun bir törəməsidir.

Verilog Sintaksisi və Nümunələr

Verilogun sintaksisi və quruluşu C-yə çox oxşardır. Əsas fərq, tərkib hissələrinə aid detalları təsvir etmək üçün quruluş və operatorların daxil olmasıdır..

Bəzi şeylər Verilogda daha aydın şəkildə izah olunur – yayılma müddəti və siqnal gücü, məsələn – C kimi dillərdə həqiqətən işlənməyən.

Digər şeylər əslində bir az mücərrədləşdirilib – ad-hoc dəyişənlərə müvəqqəti tapşırıq verilmədən Verilog-da göstərilə bilən flip-flops (iki dəyişənin dəyərlərini mübadiləsi). Aşağıdakı nümunədə x və y dəyişənlərindəki dəyərlər dəyişdirilir:

başlamaq
x <= y;
y <= x;
son

Dil üçün bir az hiss etmək üçün, eyni multipleks prosesinin üç nümunəsini təqdim edirik. Bunların hamısı iki girişdən gələn siqnalları bir çıxışa birləşdirir.

Misal: Davamlı tapşırıq

tel çıxartmaq;
təyin = sel? a: b;

Misal: Prosedur

reg həyata;
həmişə @ (a və ya b və ya sel)
başlamaq
case (sel)
1’b0: həyata = b;
1’b1: həyata = a;
sonluq
son

Misal: If-Else

reg həyata;
həmişə @ (a və ya b və ya sel)
əgər (sel)
out = a;
başqa
out = b;

Həmişə açar söz bitməyən bir döngə təşkil edir. @ () Operatoru əlavə edildikdə, adlandırılan dəyərlər dəyişdikdə döngənin bir iterasiyası olur.

Verilog Resursları

Verilog ənənəvi bir proqram proqramlaşdırma dili olmadığı üçün qaynaqlar daha çox kitablara yönəldilir. Ancaq ən yaxşı onlayn mənbələri də bir yerə topladıq.

Onlayn Resurslar

  • Dərsliklər
    • Asic Dünyasından Verilog Tutorial: məlumat əla, xüsusən giriş səviyyəli bir tutoriala ehtiyacı olanlar üçün. Ancaq onun dəhşətli dizaynına məhəl qoymamalı olacaqsınız.
    • Verilog Primer: Verilog-da “yalnız faktları” çatdırmağa çalışan bir çılpaq sümüklü dörd fəsil onlayn kitab. Özünüzü ehtiyatsız vəziyyətə salmaq üçün çox yaxşıdır.
    • Verilog ilə tanışlıq: pulsuz doqquz fəsil kursu.
  • Alətlər
    • VeriPool: Verilog inkişafı üçün pulsuz proqram vasitələri.
    • Verilog Online Simulator: pulsuz Verilog tərcüməçisi.

Kitablar

Məşhur proqram inkişaf etdirmə dillərindən fərqli olaraq, Verilog üçün bir çox onlayn resurs və dərs vəsaiti yoxdur. Dil öyrənmək istəyirsinizsə, bəzi fiziki kitablar almalı olacaqsınız.

Giriş Kitabları

Bunlar yalnız Verilog öyrənməyə başlayan insanlar üçündür.

  • Veriloga giriş: daha yaxşı “yeni başlayan” kitablardan biri.
  • Verilog Dizaynı ilə Rəqəmsal Məntiqin Əsasları: mövzuya giriş, bir kollec səviyyəli bir kurs üçün bir dərslik olaraq dizayn edilmiş. Verilog’u fiziki dövrə dizaynına çevirmək üçün CAD (kompüter dəstəkli dizayn) proqramını birləşdirir və real fişlərin necə işlədiyini sənədləşdirir..
  • Nümunə ilə Verilog: FPGA Dizayn üçün qısa bir giriş: FPGA – Field Programlanabilir Gate Array, istehsal edildikdən sonra (və yenidən proqramlaşdırıldıqdan sonra) proqramlaşdırıla bilən inteqrasiya edilmiş bir dövrə növüdür. Bu, birbaşa proqram təminatının sürətini (bir ASIC-də olduğu kimi) proqram təminatının çevikliyi ilə birləşdirir. Verilog, FPGA’ları proqramlaşdırmaq üçün istifadə edilə bilər (əslində, yeni başlamış olsanız, dizaynlarınızı xüsusi olaraq hazırlanmalı olan bir ASIC-dən daha çox FPGA-da həyata keçirə bilmə ehtimalı daha çoxdur). Bu kitab bu mövzuya möhkəm bir giriş təqdim edir.
  • Rəqəmsal Dizayn (Verilog): Verilogdan istifadə etməklə quraşdırılmış bir sistem yanaşması: Verilog haqqında giriş məlumatı olan başqa bir kollec kursu kitabı, bu, quraşdırılmış sistemlərin dizaynına diqqət yetirməkdir (yeni FPGA şəkillərinin dizaynına ehtiyac duyduğunuz yerdir). real dünya).
  • Rəqəmsal Dizayn: Verilog HDL ilə tanışlıq
  • Rəqəmsal Dizayn və Verilog HDL əsasları
  • Verilog HDL sintezi, praktik bir primer
  • Dizayn İkinci Edition üçün SystemVerilog: Təchizat Dizayn və Modelləşdirmə üçün SistemVerilogundan istifadə üçün bir bələdçi

Aralıq və qabaqcıl kitablar

Verilogu artıq tanıyan və bacarıq səviyyəsini artırmaq istəyən insanlar üçün kitablar.

  • Verilog və SystemVerilog Gotchas: 101 Ümumi kodlaşdırma səhvləri və bunlardan necə qaçınmaq olar: mütəxəssis olmaq istəyən ara Verilog proqramçıları üçün çox tövsiyə olunan kitab..
  • Verilog Dizayner Kitabxanası: Verilog hazırlayanlar üçün işləyən bir növ Verilog resept kitabı.
  • Ətraflı Çip Dizaynı, Verilogdakı praktik nümunələr: Verilog kanonuna edilən ən yeni əlavələrdən biri, bu 2013 kitab bir sənətkarın ustasından çip dizaynına dərindən baxışdır.
  • Rəqəmsal Məntiq RTL & Verilog Müsahibə Sualları

Sistem Verilogu haqqında kitablar

  • UVM Primer: Universal Doğrulama Metodologiyasına addım-addım giriş
  • Doğrulama üçün sistemVerilog: Testbench dili xüsusiyyətlərini öyrənmək üçün bir bələdçi
  • SystemVerilog Təsdiqləri və Funksional Əhatə dairəsi: Dil, Metodologiya və Tətbiqlər üçün Bələdçi

Verilog üçün alternativlər

Verilog, ən çox istifadə olunan hardware təsviri dillərindən biridir. Digəri VHDL. Bundan əlavə, C ++ HDL və HVL kimi də istifadə edilə bilər, baxmayaraq ki, əsasən yalnız yüksək səviyyəli davranış dizaynı üçün. Əksər ciddi aparat inkişaf etdiriciləri hər üçü, üstəgəl C kimi əsas aşağı səviyyəli əməliyyat sistemi dillərini bilir.

Jeffrey Wilson Administrator
Sorry! The Author has not filled his profile.
follow me
    Like this post? Please share to your friends:
    Adblock
    detector
    map