Filloni të Dizajnoni Qarqet Me Verilog

Disclosure: Mbështetja juaj ju ndihmon të mbani sitin në punë! Ne fitojmë një tarifë referimi për disa nga shërbimet që rekomandojmë në këtë faqe.


Verilog është një gjuhë e përshkrimit të pajisjeve (HDL). Kjo është e ngjashme me një gjuhë programimi, por jo krejtësisht e njëjta gjë. Ndërsa një gjuhë programimi përdoret për të ndërtuar softuer, një gjuhë përshkrimi harduer përdoret për të përshkruar sjelljen e qarqeve të logjikës dixhitale. Kjo do të thotë, një HDL përdoret për të hartuar patate të skuqura kompjuteri: procesorë, CPU, motherboard, dhe qark të ngjashëm dixhital.

Historia e Verilogut

Verilog ishte një nga HDL-të e para moderne. Kishte disa HDL të mëparshme, që ktheheshin në vitet 1960, por ato ishin relativisht të kufizuara. Deri në Verilog (dhe konkurrenti i tij i ngushtë, VHDL), shumica e modelimit të qarkut bëheshin kryesisht me dorë, duke përkthyer sjelljen e specifikuar në një gjuhë zyrtare të përshkrimit të pajisjeve kompjuterike në skica të hartuara të bordit të qarqeve.

Verilog filloi në fillim të viteve 1980 si një gjuhë pronësore (burim i mbyllur) për simulimin e pajisjeve – pjesërisht për të bërë punë të verifikimit të harduerit. (Emri është një kombinim i “verifikimit” dhe “logjikës”.) Dizajni përfshiu ide nga HDL të tjera (kryesisht HiLo) dhe gjithashtu nga gjuhë programimi (kryesisht C). Pasi njerëzit filluan të përdorin gjuhën, ishte e qartë se mund të përdoret për të hartuar pajisje të reja. Kjo kërkonte dizajnimin e mjeteve të sintezës së pajisjeve, të cilat mund të përkthenin logjikën e një moduli HDL në një dizajn fizik.

Në 1990, kompania që zotëronte Verilog (Cadence) vendosi të hapte gjuhën. Ata transferuan të drejtat në një organizatë të re jofitimprurëse të quajtur Open Verilog International (e cila më vonë u bashkua me organizatën ekuivalente për VHDL për të formuar Accellera). Shitësit e pajisjeve të shpejta filluan të modifikojnë dhe zgjerojnë Verilog për qëllimet e tyre, duke krijuar dhjetëra versione paksa të papajtueshëm. OVI pyeti IEEEto standardizimin e gjuhës, të cilën e bëri në 1995. IEEE vazhdon të jetë organi i standardeve autorizuese për gjuhën Verilog, dhe Accellera është shtytësi kryesor i zhvillimit të gjuhës.

Verilog ka ndryshuar shumë gjatë tre dekadave të fundit. Para standardizimit, çdo version i ri nga Cadence prezantoi një numër të madh të veçorive të reja. Meqenëse standardi është marrë nga IEEE, ka pasur tre specifikime gjuhësore – më të fundit në 2005.

Familja Verilog

Përveç gjuhës thelbësore Verilog, ekzistojnë dy anëtarë kryesorë të familjes Verilog.

  • SystemVerilogis një superset e Verilog i cili shton një gjuhë të plotë të verifikimit të pajisjeve.
  • Verilog-AMS është një derivat i Verilog që shton veçori për përshkrimin e sistemeve analoge dhe të sinjalit të përzier.

Sintaksë Verilog dhe shembuj

Sintaksa dhe struktura e Verilog është shumë e ngjashme me C. Dallimi kryesor është se ai përfshin strukturat dhe operatorët për përshkrimin e detajeve specifike të harduerit.

Disa gjëra bëhen më të qarta në Verilog – koha e përhapjes dhe fuqia e sinjalit, për shembull – të cilat nuk merren me të vërtetë në gjuhë si C.

Gjërat e tjera në të vërtetë janë abstraktuar pak – si flip-flops (shkëmbimi i vlerave të dy ndryshoreve) të cilat mund të shfaqen në Verilog pa pasur nevojë për caktim të përkohshëm ndaj ndryshoreve ad-hoc. Në shembullin vijues, vlerat në ndryshoren x dhe y janë ndërruar:

filloj
x <= y;
y <= x;
fund

Për t’ju dhënë një ndjenjë të vogël për gjuhën, këtu janë tre shembuj të të njëjtit proces multiplex. Të gjitha këto kombinojnë sinjalet nga dy hyrje në një dalje të vetme.

Shembull: Caktim i vazhdueshëm

tel jashtë;
caktoj = sel? a: b;

Shembull: Procedura

rregulloj;
gjithnjë @ (a ose b ose sel)
filloj
rast (sel)
1’b0: jashtë = b;
1’b1: jashtë = a;
endcase
fund

Shembull: Nëse-tjetër

rregulloj;
gjithnjë @ (a ose b ose sel)
nëse (sel)
jashtë = a;
tjetër
jashtë = b;

Fjala gjithnjë formon një lak të pafund. Kur shtohet operatori @ (), një përsëritje e lakut ndodh sa herë që ndryshojnë vlerat e emërtuara.

Burimet Verilog

Për shkak se Verilog nuk është një gjuhë tradicionale e programimit të programeve kompjuterike, burimet janë më të përqendruara në libra. Por ne kemi bashkuar disa nga burimet më të mira në internet gjithashtu.

Burimet Online

  • Tutorials
    • Verilog Tutorial nga Asic World: informacioni është i shkëlqyeshëm, veçanërisht për ata që kanë nevojë për një tutorial të nivelit të hyrjes. Por do të duhet të injoroni modelin e saj të tmerrshëm.
    • Verilog Primer: një libër në internet me katër kapituj, i cili mundohet të sigurojë “vetëm faktet” në Verilog. Shumë e mirë për ta bërë veten të paharruar.
    • Hyrje në Verilog: një kurs falas me nëntë kapituj.
  • Tools
    • VeriPool: mjete softuerësh falas për zhvillimin e Verilog.
    • Verilog Online Simulator: një përkthyes falas Verilog.

Librat

Për dallim nga gjuhët e njohura të zhvillimit të programeve, thjesht nuk janë kaq shumë burime dhe mësime në internet për Verilog. Nëse doni të mësoni gjuhën, do të duhet të blini disa libra fizikë.

Librat hyrës

Këto janë për njerëzit që sapo fillojnë të mësojnë Verilog.

  • Hyrje në Verilog: një nga librat më të mirë “sapo të filloni” në dispozicion.
  • Bazat e Logjikës Digjitale me Dizajnin Verilog: një hyrje në temë, e shkruar dhe e dizajnuar si libër shkollor për një kurs të nivelit kolegj. Integron programin CAD (kompjuter i ndihmuar) për përkthimin e Verilog në dizajnin e qarkut fizik dhe dokumenton se si funksionojnë patate të skuqura reale.
  • Verilog me Shembull: Një Parathënie Koncize për Dizajnin FPGA: FPGA është Gate Array e Programueshme në Fushë, një lloj qark i integruar i cili mund të programohet pas prodhimit (dhe të riprogramohet). Kjo kombinon shpejtësinë e zbatimit të drejtpërdrejtë të harduerit (si në një ASIC) me fleksibilitetin e programimit të softuerëve. Verilog mund të përdoret për të programuar FPGA (në të vërtetë, nëse sapo jeni duke filluar, ju keni shumë më shumë gjasa të jeni në gjendje të zbatoni modelet tuaja në një FPGA sesa një ASIC, i cili do të duhej të prodhohej me porosi). Ky libër ofron një prezantim të ngurtë të kësaj teme.
  • Dizajnimi dixhital (Verilog): Një qasje e sistemeve të integruara duke përdorur Verilog: një tjetër libër shkollor i kolegjit me informacione hyrëse mbi Verilog, ky me një theks në hartimin e sistemeve të ngulitura (e cila është aty ku ju ka shumë të ngjarë të gjesh veten të nevojshëm për të hartuar imazhe të reja FPGA në bota reale).
  • Dizajni Dixhital: Me një hyrje të Verilog HDL
  • Dizajnimi dixhital dhe Bazat e Verilog HDL
  • Sinilizë Verilog HDL, një abetare praktike
  • SystemVerilog for Design Edition Second: Një Udhëzues për Përdorimin e SystemVerilog për Dizajnin dhe Modelimin e Pajisjeve

Libra të ndërmjetëm dhe të përparuar

Libra për njerëzit që e njohin Verilogun dhe duan të rrisin nivelin e tyre të aftësive.

  • Verilog dhe SystemVerilog Gotchas: 101 Gabime të zakonshme të kodifikimit dhe si t’i shmangni ato: një libër shumë i rekomanduar për programuesit e ndërmjetëm Verilog që kërkojnë të bëhen ekspertë.
  • Biblioteka e Designer Verilog: një lloj libri recetash Verilog për të punuar zhvilluesit e Verilog.
  • Dizajni i Avancuar i ipipave, Shembuj Praktik në Verilog: një nga shtesat më të reja në kanunin Verilog, ky libër i vitit 2013 është një vështrim i thelluar në hartimin e çipave nga një mjeshtër i zanatit.
  • Logjika Dixhitale RTL & Pyetjet e Intervistës Verilog

Libra vetëm për Sistemin Verilog

  • Primari UVM: Një hyrje-pas-hapi në Metodologjinë Universale të Verifikimit
  • SystemVerilog për Verifikim: Një udhëzues për të mësuar tiparet e gjuhës së shiritave të testimit
  • Pohimet e sistemitVerilog dhe Mbulimi Funksional: Udhëzues për gjuhën, metodologjinë dhe aplikimet

Alternativa për Verilog

Verilog është një nga dy gjuhët më të përdorura për përshkrimin e pajisjeve. Tjetri është VHDL. Për më tepër, C ++ mund të përdoret gjithashtu si një HDL dhe HVL, megjithëse kryesisht vetëm për një model sjelljeje të nivelit të lartë. Shumica e zhvilluesve seriozë të pajisjeve janë të rrjedhshëm në të tre, plus gjuhët kryesore të sistemit të ulët të funksionimit si C.

Jeffrey Wilson Administrator
Sorry! The Author has not filled his profile.
follow me
    Like this post? Please share to your friends:
    Adblock
    detector
    map